3進数を用いた8bitセグメント型容量DACの開発

Translated title of the contribution: A 8-bit segmented charge-redistributed DAC using ternary logic

大城 啓吾, 兼本 大輔, ラメシュ ポカレル, 金谷 晴一, 吉田 啓二

Research output: Contribution to journalArticle

Abstract

近年、無線センサーネットワークを始めとする低消費電力アプリケーションの要求が高まり、低消費電力動作が可能な容量DAC(Digital-to-Analog Converter)が注目を浴びている。本報告では容量DACで一般的に用いられているセグメント方式に3進数を応用した方式を提案する。この方式を用いることにより必要なキャパシタ数を削減でき、DACの高精度化・小型化・高速化が可能となる。実際に0.18μm TSMC CMOSプロセスを用いて8-bit DACのチップ試作・評価を行い、従来方式と比較して性能の向上を確認した。
Translated title of the contributionA 8-bit segmented charge-redistributed DAC using ternary logic
Original languageUndefined/Unknown
Pages (from-to)225-225
Number of pages1
Journal電気関係学会九州支部連合大会講演論文集
Volume2011
Issue number0
DOIs
Publication statusPublished - 2011

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Dive into the research topics of 'A 8-bit segmented charge-redistributed DAC using ternary logic'. Together they form a unique fingerprint.

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