A 10.3125Gb/s burst-mode CDR circuit using a δσ DAC

Jun Terada, Kazuyoshi Nishimura, Shunji Kimura, Hiroaki Katsurai, Naoto Yoshimoto, Yusuke Ohtomo

研究成果: Chapter in Book/Report/Conference proceedingConference contribution

26 被引用数 (Scopus)

抄録

A 10.3125Gb/s burst-mode CDR circuit is designed for 10G-EPON systems. A single gated VCO and ΔΣ modulator reduce frequency error to less than 2MHz and eliminate external devices. The CDR circuit achieves instantaneous locking in 1b, can tolerate a 160b sequence without transitions in the data, and has a jitter tolerance of over 0.27 Ulpp.

本文言語英語
ホスト出版物のタイトル2008 IEEE International Solid State Circuits Conference - Digest of Technical Papers, ISSCC
出版社Institute of Electrical and Electronics Engineers Inc.
ページ226-228
ページ数3
ISBN(印刷版)9781424420100
DOI
出版ステータス出版済み - 2008
外部発表はい
イベント2008 IEEE International Solid State Circuits Conference, ISSCC - San Francisco, CA, 米国
継続期間: 2 3 20082 7 2008

出版物シリーズ

名前Digest of Technical Papers - IEEE International Solid-State Circuits Conference
51
ISSN(印刷版)0193-6530

会議

会議2008 IEEE International Solid State Circuits Conference, ISSCC
Country米国
CitySan Francisco, CA
Period2/3/082/7/08

All Science Journal Classification (ASJC) codes

  • Electronic, Optical and Magnetic Materials
  • Electrical and Electronic Engineering

フィンガープリント 「A 10.3125Gb/s burst-mode CDR circuit using a δσ DAC」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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