A low-power I-cache design with tag-comparison reuse

Koji Inoue, Hidekazu Tanaka, Vasily G. Moshnyaga, Kazuaki Murakami

研究成果: 書籍/レポート タイプへの寄稿会議への寄与

2 被引用数 (Scopus)

抄録

This paper reports design and evaluation results of a low-energy I-cache architecture, called history-based tag-comparison (HBTC) cache. The HBTC cache attempts to re-use tag-comparison results to detect and eliminate unnecessary memory-array activations. We have performed cycle accurate simulations, and have designed an SRAM core based on a 0.18 μm CMOS technology. As a result, it has been observed that the HBTC approach can achieve 60% of energy reduction, with only 0.3% performance degradation, compared to a conventional cache. Furthermore, we have also evaluated the potential of the HBTC cache by combining with other low-energy techniques.

本文言語英語
ホスト出版物のタイトル2004 International Symposium on System-on-Chip Proceedings
編集者J. Nurmi, J. Takala, T.D. Hamalainen
ページ61-67
ページ数7
出版ステータス出版済み - 2004
外部発表はい
イベント2004 International Symposium on System-on-Chip - Tampere, フィンランド
継続期間: 11月 16 200411月 18 2004

出版物シリーズ

名前2004 International Symposium on System-on-Chip Proceedings

その他

その他2004 International Symposium on System-on-Chip
国/地域フィンランド
CityTampere
Period11/16/0411/18/04

!!!All Science Journal Classification (ASJC) codes

  • 工学(全般)

フィンガープリント

「A low-power I-cache design with tag-comparison reuse」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

引用スタイル