A small die area and high linearity 10-bit capacitive three-level DAC

Keigo Oshiro, Daisuke Kanemoto, Haruichi Kanaya, Ramesh Pokharel, Keiji Yoshida

研究成果: 書籍/レポート タイプへの寄稿会議への寄与

3 被引用数 (Scopus)

抄録

A 10-bit capacitive three-level digital-to-analog converter (TLDAC) is provided to reduce differential non-linearity (DNL) and integral non-linearity (INL) caused by capacitive mismatch. The simulation results of binary-weighted TLDAC show 50 % reduction in DNL and INL compared to conventional binary-weighted DAC. Furthermore an additional reference voltage source has been reduced due to the advantages of differential circuit. The proposed 10-bit differential TLDAC was implemented in 0.18 μm CMOS process and its total area is 0.081 mm2.

本文言語英語
ホスト出版物のタイトル2012 IEEE Asia Pacific Conference on Circuits and Systems, APCCAS 2012
ページ164-167
ページ数4
DOI
出版ステータス出版済み - 12月 1 2012
イベント2012 IEEE Asia Pacific Conference on Circuits and Systems, APCCAS 2012 - Kaohsiung, 台湾
継続期間: 12月 2 201212月 5 2012

出版物シリーズ

名前IEEE Asia-Pacific Conference on Circuits and Systems, Proceedings, APCCAS

その他

その他2012 IEEE Asia Pacific Conference on Circuits and Systems, APCCAS 2012
国/地域台湾
CityKaohsiung
Period12/2/1212/5/12

!!!All Science Journal Classification (ASJC) codes

  • 電子工学および電気工学

フィンガープリント

「A small die area and high linearity 10-bit capacitive three-level DAC」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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