Low noise-low power digital phase-locked loop

M. Saber, Yutaka Jitsumatsu, M. T.A. Khan

研究成果: Chapter in Book/Report/Conference proceedingConference contribution

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抄録

We propose a phase-locked loop (PLL) architecture, which reduces the double frequency ripple without increasing the order of loop filter. Proposed architecture uses quadrature numerically-controlled oscillator (NCO) to provide two output signals with phase difference of π/2. One of them is subtracted from the input signal before multiplying with the other output of NCO. The system also provides stability in case the input signal has noise in amplitude or phase. The proposed structure is implemented using field programmable gate array (FPGA), which dissipates 15.44mw and works at clock frequency of 155.8 MHz.

本文言語英語
ホスト出版物のタイトルTENCON 2010 - 2010 IEEE Region 10 Conference
ページ1324-1329
ページ数6
DOI
出版ステータス出版済み - 12 1 2010
イベント2010 IEEE Region 10 Conference, TENCON 2010 - Fukuoka, 日本
継続期間: 11 21 201011 24 2010

出版物シリーズ

名前IEEE Region 10 Annual International Conference, Proceedings/TENCON

その他

その他2010 IEEE Region 10 Conference, TENCON 2010
国/地域日本
CityFukuoka
Period11/21/1011/24/10

All Science Journal Classification (ASJC) codes

  • コンピュータ サイエンスの応用
  • 電子工学および電気工学

フィンガープリント

「Low noise-low power digital phase-locked loop」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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